| 600MHz CMOS锁相环频率综合器设计 |
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| 引用本文： | 纪娜,何国荣.600MHz CMOS锁相环频率综合器设计[J].成都信息工程学院学报,2013,28(3):236-240. |
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| 作者姓名： | 纪娜 何国荣 |
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| 作者单位： | 杨凌职业技术学院电子信息工程系,陕西杨凌,712100 |
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| 摘 要： | 采用0.6μm CMOS工艺,设计完成600MHz锁相环型频率综合器。以电荷泵型锁相环的线性数学模型为理论依据,依次设计鉴频鉴相器,电荷泵,环路滤波器,电流饥饿型压控振荡器,分频器等模块电路。仿真结果表明,整个系统锁定所需时间为1μs,稳定输出频率640MHz。验证了在普通CMOS工艺条件下,可以设计出性能稳定,工作频率较高的频率综合器。
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| 关 键 词： | 集成电路系统设计 混合信号集成电路 锁相环 频率综合器 |
A Design of 600MHz CMOS PLL/Frequency Synthesizer |
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| JI Na
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HE Guo-rong.A Design of 600MHz CMOS PLL/Frequency Synthesizer[J].Journal of Chengdu University of Information Technology,2013,28(3):236-240. |
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| Authors: | JI Na HE Guo-rong |
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| Institution: | (Department of Electronic Engineering,Yangling Vocational &Technical College,Yangling 712100,China) |
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